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今年 3 月的股东大会上，三星电子半导体 (DS) 部门前负责人 Kyung Kye-hyun 详细阐述了 PLP 技术的必要性。他解释说：“AI 半导体芯片（带有电路的矩形部件）的尺寸通常为 600mm x 600mm 或 800mm x 800mm，因此需要 PLP 之类的技术。”他补充道，“三星电子也在开发并与客户合作。”
本月初，台积电位于台湾西南部嘉义县太保的 CoWoS 封装厂因发现历史遗迹而被迫停工。这一意外的延迟进一步加剧了台积电专有封装技术“CoWoS”面临的瓶颈问题。
据外媒半导体业界6月24日报道，台积电近期已开始研究PLP相关技术，包括Fan-Out（FO）-PLP，即利用矩形印刷电路板（PCB）代替传统的圆形晶圆。日经亚洲评价称，“台积电的研究尚处于早期阶段，预计量产还需数年时间”，但同时也指出，“尽管台积电此前对使用矩形PCB持怀疑态度，但如今进入研究阶段，标志着‘重要的技术转变’。”
台积电进军 PLP 研究的原因被解读为对其 CoWoS 技术长期存在的瓶颈问题的回应。市场研究公司 IDC 报告称，NVIDIA 需要台积??电一半的 CoWoS 产能来完成其 AI 半导体订单，但目前只有约三分之一得到保障。台积电计划在年底前将该工艺的产能提高一倍以上。然而，AMD 和博通等无晶圆厂公司对台积电 CoWoS 产量的竞争使这一目标具有挑战性。
随着CoWoS瓶颈加剧，FO-PLP等PLP技术成为替代方案。台湾《电子时报》援引业内人士报道，“为应对台积电封装供应紧张，NVIDIA计划在服务器AI半导体中采用FO-PLP技术。”台湾市场研究公司TrendForce评估称，“PLP已成为台积电、三星电子和英特尔的新战场。”
目前，三星电子已为需要低功耗内存集成的应用（如移动或可穿戴设备）提供 FO-PLP。另据报道，该公司计划将其 2.5D 封装技术 I-Cube 扩展到包括 PLP。与此同时，英特尔计划在 2026 年至 2030 年之间使用玻璃基板量产下一代先进封装解决方案，开创行业先河。